3 nm prosessi - 3 nm process

Puolijohde laite valmistus
MOSFET -skaalaus ( prosessisolmut )
010 µm  - 1971 006 µm  - 1974 003 µm  - 1977  1,5 µm  - 1981 001 µm  - 1984 800 nm  - 1987 600 nm  - 1990 350 nm  - 1993 250 nm  - 1996 180 nm  - 1999 130 nm  - 2001 090 nm  - 2003 065 nm  - 2005 045 nm  - 2007 032 nm  - 2009 022 nm  - 2012 014 nm  - 2014 010 nm  - 2016 007 nm  - 2018 005 nm  - 2020
Tulevaisuus 003 nm  ~ 2022 002 nm  - 2024
Puolisolmut Tiheys CMOS Laite ( moniportti ) Mooren laki Transistorin lukumäärä Puolijohde Ala Nanoelektroniikka
v t e

In puolijohteiden valmistus , 3 nm prosessi on seuraava muotin kutistua jälkeen 5 nanometrin MOSFET (metalli-oksidi-puolijohde kanavatransistori) tekniikka solmu . Taiwanilainen siruvalmistaja TSMC suunnittelee vuodesta 2019 alkaen 3  nm: n puolijohdesolmun kaupallista tuotantoa vuoteen 2022 mennessä, jota seuraa sen amerikkalainen vastine Intel vuonna 2023 ja eteläkorealainen sirunvalmistaja Samsung vuonna 2024. Samsungin 3 nm: n prosessi perustuu GAAFETiin (gate-all) -noin kenttävaikutteisen transistorin) tekniikka, eräänlainen moniporttinen MOSFET- tekniikka, kun taas TSMC: n 3 nm: n prosessi käyttää edelleen FinFET (fin field-effect transistor) -tekniikkaa huolimatta TSMC: n kehittämistä GAAFET-transistoreista. Erityisesti Samsung aikoo käyttää omaa GAAFET-versiotaan nimeltä MBCFET (monisiltakanavainen kenttävaikutransistori). Intelin 3 nm: n prosessi (nimeltään "Intel 3" ilman "nm" -päätettä) käyttää FinFET -tekniikan hienostunutta, parannettua ja optimoitua versiota verrattuna sen aiempiin prosessisolmuihin. alueen parantaminen.

Termillä "3 nanometri" ei ole mitään yhteyttä transistorien todellisiin fyysisiin ominaisuuksiin (kuten portin pituus, metallin nousu tai portin nousu). Se on kaupallinen tai markkinointitermi, jota sirunvalmistusteollisuus käyttää viittaamaan uuteen, parannettuun piipuolijohdesirujen sukupolveen lisääntyneen transistoritiheyden, nopeuden ja pienentyneen virrankulutuksen kannalta. Esimerkiksi TSMC on ilmoittanut, että sen 3 nm: n FinFET -sirut vähentävät virrankulutusta 25-30 prosenttia samalla nopeudella, lisäävät nopeutta 10-15 prosenttia samalla teholla ja lisäävät transistorin tiheyttä noin 33 prosenttia edelliseen verrattuna 5 nm FinFET -sirut.

Historia

Tutkimus- ja teknologiaesitykset

Vuonna 1985 Nippon Telegraph and Telephone (NTT) -tutkimusryhmä valmistaa MOSFET ( NMOS ) -laitteen, jonka kanavan pituus on 150 nm ja porttioksidin paksuus 2,5 nm. Vuonna 1998 Advanced Micro Devices (AMD) -tutkimusryhmä valmistaa MOSFET (NMOS) -laitteen, jonka kanavan pituus on 50 nm ja oksidin paksuus 1,3 nm.

Vuonna 2003 NEC: n tutkimusryhmä valmisti ensimmäiset MOSFETit, joiden kanavan pituus oli 3 nm, käyttämällä PMOS- ja NMOS -prosesseja. Vuonna 2006 Korea Advanced Institute of Science and Technologyn (KAIST) ja National Nano Fab Centerin tiimi kehitti 3 nm leveän moniporttisen MOSFETin, maailman pienimmän nanoelektronisen laitteen, joka perustuu gate-all-around -järjestelmään ( GAAFET ) tekniikkaa.

Kaupallistamisen historia

Loppuvuodesta 2016, TSMC ilmoitti suunnitelmista rakentaa 5 nm-3 nm solmun puolijohdetuotantoprosesseiden laitoksen kanssa yhteistyössä sitoutumista investointi noin US $ 15,7 miljardia euroa.

Vuonna 2017, TSMC ilmoitti piti alkaa rakentaminen 3 nm puolijohdetuotantoprosesseiden tehtaan klo Tainan Science Park Taiwanissa. TSMC aikoo aloittaa 3 nm: n prosessisolmun volyymituotannon vuonna 2023.

Vuoden 2018 alussa IMEC (Interuniversity Microelectronics Center) ja Cadence ilmoittivat nauhoittaneensa 3 nm: n testisirut äärimmäisen ultraviolettilitografian (EUV) ja 193 nm: n upotuslitografian avulla .

Vuoden 2019 alussa Samsung esitteli suunnitelmansa valmistaa 3 nm GAAFET ( gate-all-around field-effect transistors ) 3 nm: n solmussa vuonna 2021 käyttäen omaa MBCFET-transistorirakennetta, joka käyttää nanolevyjä; 35%: n suorituskyvyn lisäys, 50%: n tehonvähennys ja 45%: n pienennysalue verrattuna 7 nm: iin. Samsungin puolijohdesuunnitelma sisälsi myös tuotteita 8, 7, 6, 5 ja 4 nm: n solmuissa.

Joulukuussa 2019 Intel ilmoitti suunnitelmistaan ​​3 nm: n tuotanto vuonna 2025.

Tammikuussa 2020 Samsung ilmoitti valmistavansa maailman ensimmäisen 3 nm: n GAAFET -prosessin prototyypin ja ilmoitti suunnittelevansa massatuotantoon vuonna 2021.

Elokuussa 2020 TSMC julkisti yksityiskohdat N3 3 nm -prosessistaan, joka on pikemminkin uusi kuin parannus N5 5 nm -prosessiinsa. Verrattuna N5 -prosessiin, N3 -prosessin suorituskyvyn pitäisi nousta 10–15% (1,10–1,15 ×) tai virrankulutus laskea 25–35% (1,25–1,35 ×) ja logiikka kasvaa 1,7 ×. tiheys (skaalauskerroin 0,58), 20%: n lisäys (0,8 skaalaustekijä) SRAM -solutiheydessä ja 10%: n lisäys analogisen piirin tiheydessä. Koska monet mallit sisältävät huomattavasti enemmän SRAM: ää kuin logiikka (yleinen suhde on 70% SRAM: stä 30%: iin logiikkaa), kutistumisten odotetaan olevan vain noin 26%. TSMC suunnittelee riskituotantoa vuonna 2021 ja volyymituotantoa vuoden 2022 jälkipuoliskolla.

Yli 3 nm

ITRS käytöt (kuten 2017) termit "2,1 nm", "1,5 nm", ja "1,0 nm", kuten yleisiä termejä solmujen jälkeen 3 nm. An Steegen ( IMEC ) on myös (vuonna 2017) alustavasti tunnistanut "2 nanometrin" (2 nm) ja "14 angströmin " (14 Å tai 1,4 nm) solmut (vuonna 2017) alustavasti tuleviksi tuotantosolmuiksi 3 nm: n jälkeen, ja oletetut käyttöönottoajat noin vuonna 2024 ja vuoden 2025 jälkeen.

Loppuvuodesta 2018 TSMC: n puheenjohtaja Mark Liu ennusti, että sirun skaalaus jatkuu 3 ja 2 nm: n solmuille; Kuitenkin vuodesta 2019 lähtien muut puolijohdeasiantuntijat olivat epävarmoja siitä, voisivatko yli 3 nm: n solmut tulla elinkelpoisiksi. TSMC aloitti 2 nm: n tutkimuksen vuonna 2019. On raportoitu, että TSMC: n odotetaan siirtyvän 2 nm: n riskituotantoon noin vuonna 2023 tai 2024.

Joulukuussa 2019 Intel ilmoitti suunnitelmistaan ​​1,4 nm: n tuotanto vuonna 2029.

Toukokuussa 2021 IBM ilmoitti valmistaneensa 2 nm: n sirunvalmistustekniikkaa valmistustutkimuskeskuksessaan Albanyssa ja valmistanut onnistuneesti "kynsikokoisen" sirun prototyypin, jossa oli yli 50 miljardia transistoria, mikä tarkoittaa 333 miljoonaa transistoria neliömetriä kohti (olettaen sirun pinta -ala on 150 neliömillimetriä IBM: n ilmoittamalla tavalla). Vertailun vuoksi TSMC: n 3 nm: n sirut sisältävät noin 291 miljoonaa transistoria neliö millimetriä kohti.

Heinäkuussa 2021 Intel julkisti prosessisolmun etenemissuunnitelman vuodesta 2021 lähtien. Yhtiö vahvisti 2 nm: n prosessisolmunsa nimeltä Intel 20A , ja "A" viittaa angstromiin , yksikkö, joka vastaa 0,1 nanometriä. Heidän uusi nimeämisjärjestyksensä mukautti tuotenimensä pääkilpailijoidensa vastaaviin nimityksiin. Intelin 20A-solmun ennustetaan olevan ensimmäinen, joka siirtyy FinFET: stä Gate-All-Around-transistoreihin ( GAAFET ); Intelin version nimi on RibbonFET. Heidän vuoden 2021 etenemissuunnitelmansa mukaan Intel 20A -solmu esiteltiin vuonna 2024.

Viitteet

Lue lisää

• Lapedus, Mark (21. kesäkuuta 2018), "Big Trouble At 3nm" , semiengineering.com
• Bae, Geumjong; Bae, D.-I .; Kang, M .; Hwang, SM; Kim, SS; Seo, B .; Kwon, TY; Lee, TJ; Moon, C .; Choi, YM; Oikawa, K .; Masuoka, S .; Chun, KY; Park, SH; Shin, HJ; Kim, JC; Bhuwalka, KK; Kim, DH; Kim, WJ; Joo, J .; Jeon, HY; Yang, MS; Chung, S.-J .; Kim, D .; Kinkku, BH; Park, KJ; Kim, WD; Park, SH; Laulu, G .; et ai. (Joulukuu 2018), "3nm GAA Technology featuring Multi-Bridge-Channel FET for Low Power and High Performance Applications", 2018 IEEE International Electron Devices Meeting (IEDM) (konferenssipaperi), s. 28.7.1–28.7.4, doi : 10.1109/IEDM.2018.8614629 , ISBN 978-1 7281-1987-8, S2CID  58673284