5 nm prosessi - 5 nm process
Puolijohde laite valmistus |
---|
MOSFET -skaalaus ( prosessisolmut ) |
In puolijohteiden valmistus , Kansainvälinen tiekartta Devices and Systems määritellään 5 nm prosessi kuin MOSFET tekniikka solmu jälkeen 7 nm solmu. Vuonna 2020 Samsung ja TSMC aloittivat 5 nm: n sirujen volyymituotannon , joka valmistettiin yrityksille, kuten Apple , Marvell , Huawei ja Qualcomm .
Termillä "5 nanometriä" ei ole mitään yhteyttä transistorien todellisiin fyysisiin ominaisuuksiin (kuten portin pituuteen, metallikorkeuteen tai portin nousuun). Se on kaupallinen tai markkinointitermi, jota sirunvalmistusteollisuus käyttää viittaamaan uuteen, parannettuun piipuolijohde -sirujen sukupolveen lisääntyneen transistoritiheyden, nopeuden ja pienentyneen virrankulutuksen kannalta.
Historia
Tausta
Kvanttitunneliefektit porttioksidikerroksen läpi 7 nm: n ja 5 nm: n transistoreilla tulevat yhä vaikeammiksi hallita käyttämällä olemassa olevia puolijohdeprosesseja. Tutkijat osoittivat ensimmäisen kerran alle 7 nm: n yksitransistoriset laitteet 2000-luvun alussa. Vuonna 2002 IBM: n tutkimusryhmä, johon kuuluivat Bruce Doris, Omer Dokumaci, Meikei Ieong ja Anda Mocuta, valmisti 6 nanometrin pii-eristin (SOI) MOSFETin.
Vuonna 2003 japanilainen tutkimusryhmä NEC: ssä , jota johtivat Hitoshi Wakabayashi ja Shigeharu Yamagami, valmisti ensimmäisen 5 nm: n MOSFETin.
Vuonna 2015 IMEC ja Cadence olivat valmistaneet 5 nm testisiruja. Valmistetut testisirut eivät ole täysin toimivia laitteita, vaan niiden on arvioitava yhteen liitettävien kerrosten kuviointia .
Vuonna 2015 Intel kuvasi 5 nm: n solmun lateraalisen nanojohdon (tai gate-all-around) FET-konseptin.
Vuonna 2017 IBM paljasti, että he olivat luoneet 5 nm: n piisiruja käyttäen piin nanosivuja GAAFET - kokoonpanossa (tauolla tavanomaisesta FinFET- suunnittelusta). Käytetyissä GAAFET -transistoreissa oli 3 nanoarkkia pinottu päällekkäin ja peitetty kokonaisuudessaan samalla portilla, aivan kuten FinFET -laitteilla on yleensä useita fyysisiä eviä vierekkäin, jotka ovat sähköisesti yksi yksikkö ja jotka on peitetty kokonaisuudessaan samalla portilla . IBM: n siru mitattu 50 mm 2 ja oli 600000000 transistoria kohden mm 2 , yhteensä 50000000000 transistoria.
Kaupallistaminen
Huhtikuussa 2019 Samsung Electronics ilmoitti tarjoavansa 5 nm prosessityökaluja (5LPE) asiakkailleen vuodesta 2018 Q4. Huhtikuussa 2019 TSMC ilmoitti, että heidän 5 nm: n prosessinsa (CLN5FF, N5) oli aloittanut riskituotannon ja että potentiaaliset asiakkaat ovat nyt saaneet täydelliset sirun suunnittelutiedot. N5 -prosessi voi käyttää EUVL : ää jopa 14 kerroksessa verrattuna vain 5 tai 4 kerrokseen N6: ssa ja N7 ++: ssa. SALELE on ehdotettu paras kuviointimenetelmä odotetulle vähintään 28 nm: n metallin nousulle.
5 nm: n prosessissaan Samsung aloitti prosessivikojen lieventämisen automaattisella tarkistuksella ja korjauksella johtuen stokastisista (satunnaisista) virheistä metallissa ja kerroksissa.
Lokakuussa 2019 TSMC aloitti näytteenoton 5 nm: n A14 -suorittimista Applelle .
Joulukuussa 2019 TSMC ilmoitti keskimääräisen tuoton noin 80%, ja huipputaso kiekkoa kohti oli yli 90% 5 nm: n testisirulle, jonka muotin koko oli 17,92 mm 2 . Vuoden 2020 puolivälissä TSMC väitti, että sen (N5) 5 nm: n prosessi tarjosi 1,8 -kertaisen tiheyden 7 nm: n N7 -prosessiinsa verrattuna 15% nopeudella tai 30% pienemmällä virrankulutuksella; parannetun aliversion (N5P) väitettiin parantavan N5: tä +5% nopeudella tai -10% teholla.
13. lokakuuta 2020 Apple julkisti uuden iPhone 12 kokoonpanolla käyttäen A14 yhdessä Huawei Mate 40 kokoonpanolla käyttäen HiSilicon Kirin 9000 , jotka olivat ensimmäisten laitteiden kaupallistettaviksi TSMC: n 5 nm solmuun. Myöhemmin, 10. marraskuuta 2020, Apple paljasti myös kolme uutta Mac -mallia, jotka käyttivät Apple M1: tä , toista 5 nm: n sirua. Mukaan Semianalysis, A14 prosessori on transistorin tiheys 134000000 transistoria kohden mm 2 .
5 nm prosessisolmuja
Samsung | TSMC | IRDS -etenemissuunnitelma 2017 | Intel | ||
---|---|---|---|---|---|
Prosessin nimi (nm TSMC: lle ja Samsungille) | 5LPE | N5 | 7 nm | 5 nm | 4 |
Transistorin tiheys (MTr/mm 2 ) | 127 | 173 | ? | ? | ~ 200 |
SRAM-bittisolukoko (μm 2 ) | 0,026 | 0,017–0,019 | 0,027 | 0,020 | Tuntematon |
Transistoriportin nousu (nm) | 57 | 48 | 48 | 42 | Tuntematon |
Liitäntäväli (nm) | 36 | 28 | 28 | 24 | Tuntematon |
Riskin tuotantovuosi | 2018 | 2019 | 2019 | 2021 | 2022 |
Transistoriportin nousua kutsutaan myös CPP: ksi (contact poly pitch) ja yhteenliittämisväliä myös MMP: ksi (minimimetalliväli).
Yli 5 nm
3 nm (3 nanometri) on tavallinen termi seuraavalle solmulle 5 nm: n jälkeen. Vuodesta 2021 TSMC aikoo kaupallistaa 3 nm: n solmun vuoteen 2022 mennessä, kun taas Samsungilla ja Intelillä on suunnitelmia vuodelle 2023.
3,5 nm on myös annettu nimenä ensimmäiselle solmulle yli 5 nm.
Viitteet
Ulkoiset linkit
Edellä 7 nm ( FinFET ) |
MOSFET puolijohdekomponenttien valmistukseen prosessi | Onnistui 3 nm |